每日工作總結(jié)20191024
1.verilog寫測(cè)試激勵(lì)，定向驗(yàn)證很方便。
注意無(wú)法，task中不能用always@語(yǔ)句。可以用@（posedge clk）不能#參數(shù)傳遞。不能用extern task，把task放在module外。只能在內(nèi)。寫完task要在initial或always快中調(diào)用。
2.一個(gè)過(guò)程塊一個(gè)線程？線程直接可以用某個(gè)事件控制，如event，如用某個(gè)flag。
3.可綜合電路遵循固定套路。測(cè)試激勵(lì)就靈活多變，描寫行為級(jí)激勵(lì)。
4.
可綜合代碼：always@（posedge clk or negedge rst）
...
if（count＜4）
串并轉(zhuǎn)換
測(cè)試代碼：
for（n=0；）
串并轉(zhuǎn)換
@（posedge clk）；（放在串并轉(zhuǎn)換后面，這樣n值與串口值在一個(gè)時(shí)鐘沿上對(duì)齊）
5.在測(cè)試程序中用=？還是＜=？
有時(shí)等價(jià)。
對(duì)于級(jí)聯(lián)賦值：b=a；c=b。最好用＜=
