打開上篇文章中創建的工程,
創建文件
點擊Source中的“+”,
Add Sources
點擊Next,
Add or Create Design Sources
點擊Create File,
Create Source File
在File type中選擇Verilog,File name中填寫文件名稱,點擊OK,
Add or Create Design Sources
點擊Fininsh,
Define Module
I/O Port的配置隨后再進行,此時點擊OK,
Define Module
點擊Yes,
文件創建完成
文件FreDivDou已經創建完成了,雙擊該文件,
打開文件
可以在FreDivDou.v中開始Verilog語言的代碼編寫了。